ПЛИС Xilinx семейства Virtex™

Таблица 2. Производительность стандартных функций Virtex-6


Функция

Разрядность [бит]

Производительность

Внутрисистемная производительность

Сумматор

16

5.0 нс

64

7.2 нс

Конвейерный умножитель

8х8

5.1 нс

16х16

6.0 нс

Декодер адреса

16

4.4 нс

64

6.4 нс

Мультиплексор

16:1

5.4 нс

Схема контроля по четности

9

4.1 нс

18

5.0 нс

36

6.9 нс

Системная производительность

Стандарт HSTL Class IV

 

200МГц

Стандарт LVTTL

 

180МГц




DLL

Блоки ввода-вывода (БВВ)

DLL

Блоки ввода-вывода (БВВ)

 

Versa Ring

 

Блоки ввода-вывода (БВВ)

Versa Ring

Блочная память

Матрица КЛБ

Блочная память

Versa Ring


Versa Ring


DLL

Блоки ввода-вывода (БВВ)

DLL


Рис. 1. Структура архитектуры Virtex.


Интерфейс ввода-вывода VersaRing создает дополнительные трассиро­вочные ресурсы по периферии кристалла. Эти трассы улучшают общую «трассируемость» устройства и возможности трассировки после закрепле­ния электрических цепей к конкретным контактам.

Архитектура Virtex также включает следующие элементы, которые со­единяются с матрицей ГТМ:

• Специальные блоки памяти (BRAMs) размером 4096 бит каждый.

• Четыре модуля автоподстройки задержек (DLL), предназначенных для компенсации задержек тактовых сигналов, а также деления, умножения и сдвига фазы тактовых частот.

Буферы с тремя состояниями (BUFT), которые расположены вблизи каждого КЛБ и управляют горизонтальными сегментированными трассами.

Коды, записанные в ячейки статической памяти, управляют настройкой логических элементов и коммутаторами трасс, осуществляющих соединения в схеме. Эти коды загружаются в ячейки после включения пи­тания и могут перезагружаться в процессе работы, если необходимо изме­нить реализуемые микросхемой функции.

4.2. Блок ввода-вывода

Основным отличительным свойством EBB семейства Virtex является поддержка широкого спектра стандартов сигналов ввода-вывода. На Рис. 2 представлена структурная схема БВВ. В Табл. 3 перечислены поддержива­емые стандарты.


Таблица 3. Поддерживаемые стандарты ввода-вывода.

 

Стандарт ввод/вывод

Напряжение порогового уровня входных каскадов,

Напряжение питания выходных каскадов,

Напряжение согласования с платой,

5-В совместимость

LVTTL

нет

3.3

нет

да

LVCMOS2

нет

2.5

нет

да

PCI, 5 A

нет

3.3

нет

да

PCI, 3.3 A

нет

3.3

нет

нет

GTL

0.8

нет

1.2

нет

GTL+

1.0

нет

1.5

нет

HSTL Class I

0.75

1.5

0.75

нет

HSTL Class III

0.9

1.5

1.5

нет

HSTL Class IV

0.9

1.5

1.5

нет

SSTL3 Class I & II

1.5

3.3

1.5

нет

SSTL2 Class I & II

1.25

2.5

1.25

нет

CTT

1.5

3.3

1.5

нет

AGP

1.32

3.3

нет

нет

 

БВВ содержит три запоминающих элемента, функционирующих либо как D-тригтеры, либо как триггеры-защелки. Каждый БВВ имеет входной сигнал синхронизации (CLK), распределенный на три триггера и незави­симые для каждого триггера сигналы разрешения тактирования (Clock Enable — СЕ).

Кроме того, на все триггеры заведен сигнал сброса/установки (Set/Reset-SR). Для каждого триггера этот сигнал может быть сконфигурирован неза­висимо, как синхронная установка (Set), синхронный сброс (Reset), асин­хронная предустановка (Preset) или асинхронный сброс (Clear).

Входные и выходные буферы, а также все управляющие сигналы в БВВ допускают независимый выбор полярности. Данное свойство не отображено на блок-схеме БВВ, но контролируется программой проектирования.

Все контакты защищены от повреждения электростатическим разрядом и от всплесков перенапряжения. Реализованы две формы защиты от перенапряжения, олдна допускает 5-В совместимость, а другая нет. Для случая 5-В совместимости, структура, подобная диоду Зенера, закорачивает на землю контакт, когда напряжение на нем возрастает приблизительно до 6.5В. В случае, когда требуется 3.3-В PCI-совместимость, обычные диоды ограничения могут подсоединяться к источнику питания выходных каскадов, . Тип защиты от перенапряжения может выбираться независимо для каждого контакта. По выбору, к каждому контакту может подключаться:

1.    Резистор, соединенный с общей шиной питания (pull-down).

2.    Резистор, соединенный с шиной питания (pull-up).

3.    Маломощная схема удержания последнего состояния (week-keeper).


До начала процесса конфигурирования микросхемы все выводы, не задействованные в этом процессе, принудительно переводятся в состояние высокого импеданса. Резисторы «pull-down» и элементы «week-keeper» неактивны, а резисторы «pull-up» можно активировать.

Активация резисторов «pull-up» перед конфигурацией управляется внутренними глобальными линиями через управляющие режимные кон­такты. Если резисторы «pull-up» не активны, то выводы находятся в состо­янии неопределенного потенциала. Если в проекте необходимо иметь оп­ределенные логические уровни до начала процесса конфигурирования нужно использовать внешние резисторы.

Все БВВ микросхемы Virtex совместимы со стандартом IEEE 1149.1 периферийного сканирования.

 

Страницы: 1, 2, 3, 4, 5, 6, 7, 8, 9



Реклама
В соцсетях
рефераты скачать рефераты скачать рефераты скачать рефераты скачать рефераты скачать рефераты скачать рефераты скачать