ПЛИС Xilinx семейства Virtex™

• Первичные глобальные трассировочные ресурсы представляют со­бой четыре специальные глобальные сети со специально выделенными входными контактами и связанными с ними глобальными буферами, спроектированными для распределения сигналов синхронизации с высоким коэффициентом разветвления и с минимальными разбегами фронтов. Каждая такая сеть может быть нагружена на входы синхро­низации всех КЛБ, БВВ и Block RAM — блоков микросхемы. Исто­чниками сигналов для этих сетей могут быть только глобальные бу­феры. Всего имеется четыре глобальных буфера — по одному для каждой глобальной сети.

•  Вторичные глобальные трассировочные ресурсы состоят из 24 маги­стральных линий, 12 — вдоль верхней стороны кристалла и 12 — вдоль нижней.  По этим связям может быть распространено до 12 уникальных сигналов на колонку по 12 длинным линиям данной колонки. Вторичные ресурсы являются более 'гибкими, чем пер­вичные, т.к. эти сигналы, в отличие от первичных, могут трассиро­ваться не только до входов синхронизации.


4.5. Распределение сигналов синхронизации

Как было описано выше, Virtex имеет высокоскоростные, с малыми ис­кажениями трассировочные ресурсы для распределения сигналов синхро­низации на всем пространстве микросхемы. Типичное распределение це­пей синхронизации показано на Рис. 9.

В микросхему встроено четыре глобальных буфера, два — в середине верхней части микросхемы, два — в середине нижней части. Эти буферы через первичные глобальные сети могут подводить сигналы синхрониза­ции на любой тактовый вход.

Для каждого глобального буфера имеется соответствующий, примыка­ющий к нему контакт микросхемы. Сигнал на вход глобального буфера мо­жет подаваться как с этих контактов, так и от сигналов, трассируемых ре­сурсами общего назначения.


4.5.1. Модули автоподстройки задержки (DLL)

Полностью цифровая автоподстройка задержки (DLL), связанная с каждым глобальным буфером, может устранять перекос задержек между синхросигналом на входном контакте микросхемы и сигналами на тактовых входах внутренних схем устройства. Каждая DLL может быть нагружена на две глобальные цепи синхронизации. Схема DLL отслеживает сиг­нал синхронизации на входном контакте микросхемы и тактовый сигнал, распределяемый внутри кристалла, затем автоматически устанавливает необходимую задержку. Дополнительная задержка вводится таким обра­зом, что фронты сигналов синхронизации достигают внутренних тригге­ров в точности на один период синхронизации позже их прихода на вход­ной контакт. Эта система с обратной связью эффективно устраняет за­держку распределения сигналов синхронизации, гарантируя, что фронты синхросигналов на входе микросхемы и на внутренних тактовых входах с большой точностью синхронны.

Вдобавок, для устранения задержек, возникающих при распределении тактовых сигналов, DLL создает новые возможности управления функци­ями синхронизации. Модуль DLL может создавать четыре квадратурные фазы из исходного источника синхросигнала; удваивать частоту синхро­сигнала или делить эту частоту на 1.5, 2, 2.5, 3, 4, 5, 8 или 16.

Модуль DLL также функционирует как тактовое зеркало. Путем выво­да из микросхемы сигнала с выхода DLL и последующего ввода этого сиг­нала снова внутрь кристалла, схема DLL может устранить разбег фаз для тактовых сигналов на уровне печатной платы, при работе с несколькими устройствами Virtex.

Чтобы гарантировать, что системная синхронизация будет нормально функционировать до момента окончания конфигурирования системы и на­чала штатной работы, схема DLL имеет возможность задерживать процесс конфигурирования до нормальной синхронизации с системой.

4.6. Периферийное сканирование (ПС)

Микросхемы Virtex поддерживают команды периферийного сканирова­ния, приведенные в спецификации стандарта IEЕЕ 1149.1. Порт Test Access Port (TAP) и регистры реализованы для выполнения команд Extest, INTEST, Sample/Preload, Bypass, IDCODE, USERCODE и HIGHZ. Кроме того, порт ТАР поддерживает две внутренние сканирующие цепочки и поз­воляет загрузить/считать конфигурацию кристалла.

Порт ТАР использует предопределенные контакты микросхемы и LVTTL уровни сигналов. Для того чтобы выход TDO выдавал сигналы на уровнях LVTTL, на контакт  второго банка должно быть подано на­пряжение 3.3 В. В противном случае напряжение на выходе ТDО будет ме­няться в пределах от нуля до .

Операции периферийного сканирования не зависят от конкретных кон­фигураций блоков ввода-вывода и типа корпуса. Все блоки ввода-вывода, включая неподключенные к контактам, рассматриваются как независимые двунаправленные контакты с тремя состояниями, в единой цепочке скани­рования. Сохранение возможности осуществлять двунаправленное тести­рование после конфигурирования облегчает тестирование внешних меж­соединений.

В Табл. 7 приведены команды периферийного сканирования, поддержи­ваемые кристаллами Virtex. Внутренние сигналы могут быть проанализи­рованы в процессе выполнения команды Extest посредством подключения их к неиспользуемым выходам блоков ввода-вывода, либо к блокам ввода-вывода, не присоединенным к контактам. Они могут быть также подсоеди­нены к неиспользуемым выходам блоков ввода-вывода, которые определе­ны как однонаправленные входные контакты.


Таблица 7. Инструкции периферийного сканирования

Команда

Двоичный код

Описание

EXTEST

00000

Разрешает операцию периферийного сканирования EXTEST

SAMPLE/PRELOAD

00001

Разрешает операцию периферийного сканирования SAMPLE/PRELOAD

USER1

00010

Доступ к определенному пользователем регистру 1

USER2

00011

Доступ к определенному пользователем регистру 2

CFG_OUT

00100

Доступ к конфигурационной шине для операций считывания

CFG_IN

00101

Доступ к конфигурационной шине для операций записи

INTEST

00111

Разрешает операцию периферийного сканирования INTEST

USERCODE

01000

Разрешает считывание пользовательского кода

IDCODE

01001

Разрешает считывание ID кода

HIGHZ

01010

Переводит выходы в третье состояние во время операции BYPASS

JSTART

01100

Активизирует вход TCK порта TAP

BYPASS

11111

Разрешает BYPASS

RESERVED

Любой другой

Зарезервированные инструкции



До конфигурации кристалла доступны все команды кроме USER1 и USER2. После конфигурации кристалла доступны все команды без исклю­чения. Во время конфигурации не рекомендуется использовать команды Extest, INtest и Sample/Preload.

В дополнение к описанным выше тестовым командам поддерживаются команды, позволяющие загрузить/считать конфигурацию кристалла.

На Рис. 10 показана логика периферийного сканирования кристаллов серии Virtex. Логика периферийного сканирования состоит из 3-разрядно­го регистра данных на один БВВ, контроллера порта ТАР и регистра ко­манд с декодированием.

4.6.1.  Регистры данных

Первичный регистр данных является регистром периферийного скани­рования. Для каждого вывода микросхемы, связанного с программируе­мым БВВ, регистр данных ПС содержит три разряда сдвигового регистра и три разряда регистра-защелки (для входа, выхода и управления третьим состоянием). Выводы, не доступные для программирования пользовате­лем, имеют только по одному разряду в регистре данных ПС (для входа или выхода).

Другим регистром данных является регистр BYPASS. Данный регистр осуществляет синхронизацию данных, проходящих через кристалл, в сле­дующее устройство с периферийным сканированием. В кристалле имеет­ся только один такой регистр.

Кристалл семейства Virtex содержит две дополнительные внутренние цепи сканирования, которые могут быть задействованы использованием в проекте макромодуля BSCAN. Выводы SEL1 и SEL2 макромодуля BSCAN переводятся в логическую единицу при командах USER1 и USER2 соот­ветственно, задействуя эти цепи. Данные с выхода ТОО считываются вхо­дами TDO1 или TDO2 макромодуля BSCAN. Макромодуль BSCAN также имеет раздельные тактовые входы DRCK1 и DRCK2 для каждого пользо­вательского регистра ПС, общий вход TDI и общие выходы RESET, SHIFT и UPDATE, отражающие состояние контроллера порта ТАР.

4.6.2.  Порядок битов регистра данных ПС

Порядок в каждом БВВ: Вход, Выход, Высокий импеданс. Только входные контакты представлены одним битом, а только выходные -всеми тремя.

Если смотреть на кристалл, как он представлен в программном обеспе­чении проектирования (модуль FPGA EDITOR), то последовательность битов в регистре данных ПС будет определяться, как на Рис. 11.


Бит 0 (крайний TDO)

Бит 1

Бит 2

 























     

Страницы: 1, 2, 3, 4, 5, 6, 7, 8, 9



Реклама
В соцсетях
рефераты скачать рефераты скачать рефераты скачать рефераты скачать рефераты скачать рефераты скачать рефераты скачать