ПЛИС Xilinx семейства Virtex™

       (Крайний к TDI)

  Правая половина верхнего края БВВ (справа-налево)


  GCLK2

  GCLK3



   Левая половина верхнего края БВВ (спрва-налево)




   Левый край БВВ (сверху-вниз)


   М1

   М0

   М2



   Левая половина нижнего края БВВ (слева-направо)


   GCLK1

   GCLK2



   Правая половина нижнего края БВВ (слева-направо)

  

    DONE

    PROG



   Правый край БВВ (снизу-вверх)

  

    CCLK  

Рис. 11. Последовательность битов ПС.


4.6.3. Идентификационные регистры


Имеются два идентификационных регистра: IDCODE-регистр и USER-CODE-регистр. IDCODE позволяет определить микросхему, подсоединен­ную к JTAG-nopry.

IDCODE имеет следующий двоичный формат:

vvvv : ffff: fffa : aaaa : аааа : сссс : сссс : ссс1,

где v — код корпуса, f— код семейства кристаллов (03h для семейства Virtex), а — число строк матрицы КЛБ (от 010h для XCV50 до 040h для XCV1000), с — код компании производителя (49h для фирмы «Xilinx»)

В Табл. 8 приведены идентификационные коды (IDCODEs), присвоен­ные кристаллам серии Virtex.

Используя USERCODE, пользователь может записать и считать свой идентификационный номер для данного проекта. Пользовательский иденти­фикационный код включается в конфигурационный файл во время его созда­ния. USERCODE может быть считан только после конфигурации кристалла.


Таблица 8. Идентификационные коды (IDCODEs), присвоенные кристаллам серии Virtex

Кристалл

IDCODE

XCV50

v0610093h

XCV100

v0614093h

XCV150

v0618093h

XCV200

v061C093h

XCV300

v0620093h

XCV400

v0628093h

XCV600

v0630093h

XCV800

v0638093h

XCV1000

v0640093h


4.6.4. Включение ПС в проект

Так как все контакты, необходимые для ПС, предопределены в каждом кристалле, то не нужно включать в проект дополнительных элементов, ес­ли не будут использоваться пользовательские регистры (USER1 и USER2). Для задействования этих регистров в проект необходимо включить эле­мент BSCAN и соединить соответствующие выводы.

 

5. Система проектирования

Разработка кристаллов Virtex осуществляется программным обеспече­нием проектирования Xilinx Foundation и/или Xilinx Alliance. Процесс про­ектирования включает: ввод проекта, размещение в кристалл и верификацию. Для ввода проекта могут применяться стандартные электронные САПР, таких фирм, как «Aldec», «Cadence», «Simplicity», «Mentor Graphics» или «Synopsys». Для размещения в кристалл и верифи­кации используются специализированные под архитектуру САПР, выпус­каемые только фирмой «Xilinx».

Система проектирования фирмы «Xilinx» интегрирована в управляю­щую программу, называемую Xilinx Design Manager (XDM), которая обеспе­чивает доступ к общему пользовательскому интерфейсу, независимо от вы­бора вида программы ввода или верификации. Программа XDM упрощает выбор настроек, необходимых для выполнения проекта, благодаря наличию разветвленного меню и легко доступной справочной системе (on-line help).

Прикладные программы, начиная от создания схемы (schematic cap­ture), до размещения и трассировки (Placement and Routing — PAR), до­ступны из программы XDM. Цепочка команд, определяющих последова­тельность обрабатывающих процессов, генерируется до начала их испол­нения и запоминается для последующего документирования.

Несколько расширенных свойств программного обеспечения облегчает проектирование микросхем Virtex. Например, схемные относительно рас­положенные макросы (Relationally Placed Macros — RPMs), в которых со­держится информация о принудительной взаимной ориентации составных частей элементов проекта, дают необходимую информацию для их реаль­ного размещения на кристалле. Они помогают обеспечить оптимальное выполнение стандартных логических функций.

Для ввода проектов с помощью языков описания аппаратных средств (Hardware Description Language — HDL), система проектирования Xilinx Foundation предоставляет интерфейсы к синтезаторам следующих фирм:

—   «Synopsis» (FPGA Compiler, FPGA Express);

—   «Exemplar» (Spectrum);

—   «Symplicity» (Symplify).

Для схемного ввода проектов системы проектирования Xilinx Foundation и Alliance предоставляют интерфейсы к следующим системам создания схем:

—   Mentor Graphics V8 (Design Architect Quick Sim II);

—   Innoveda (Viewdraw).

Существует множество других производителей, которые предлагают аналогичные по функциям системы ввода проекта.

Для упрощения взаимодействия различных САПР существует стан­дартный формат файлов (EDIF), который поддерживается всеми произво­дителями САПР.

САПР для Virtex включает унифицированную библиотеку стандартных функций. Эта библиотека содержит свыше 400 примитивов и макросов, от двухвходовых вентилей И, до 16-битовых аккумуляторов и включает арифметические функции, компараторы, счетчики, регистры данных, де­шифраторы, шифраторы, функции ввода-вывода, защелки, булевы функ­ции, мультиплексоры и сдвигающие регистры.

Часть библиотеки, содержащей детальные описания общих логических функций, реализованных в виде «нежестких» макросов (soft macro), не со­держит никакой информации о разбиении этих функций на реальные физи­ческие блоки и об их размещении в кристалле. Быстродействие данных макросов зависит, таким образом, от этих двух процедур, которые реализуют­ся на этапе размещения проекта в кристалл. В то же время относительно расположенные макросы (RPMs) содержат в себе предварительно опреде­ленную информацию о разбиении на физические блоки и о размещении, ко­торая дает возможность для оптимального выполнения этих функций. Пользователи могут создать свою собственную библиотеку «нежестких» макросов и RPM из примитивов и макросов стандартной библиотеки".

Среда проектирования поддерживает ввод иерархических проектов, в которых схемы верхнего уровня содержат основные функциональные бло­ки, в то время как системы нижнего уровня определяют логические функ­ции этих блоков. Данные элементы иерархического проекта автоматичес­ки объединяются соответствующими средствами на этапе размещения в кристалл. При иерархической реализации могут объединяться различные средства ввода проекта, давая возможность каждую из частей вводить на­иболее подходящим для нее методом.

5.1. Размещение проекта в кристалл

Программное средство размещения и трассировки (place and route — PAR) обеспечивает автоматическое протекание процесса размещения проекта в кристалл, которое описывается ниже. Процедура разбиения на физические блоки получает исходную информацию о проекте в виде перечня связей фор­мата EDIF и осуществляет привязку абстрактных логических элементов к ре­альным физическим ресурсам архитектуры FPGA (БВВ, КЛБ). Затем проце­дура размещения определяет наилучшее место для их размещения, руковод­ствуясь информацией о межсоединениях и желаемом быстродействии. В за­вершении, процедура трассировки выполняет соединения между блоками.

Алгоритмы программы PAR поддерживают автоматическое выполне­ние большинства проектов. Тем не менее, в некоторых приложениях поль­зователь при необходимости может осуществлять контроль и управление процессом. Ни этапе ввода проекта пользователь может задавать свою ин­формацию для разбиения, размещения и трассировки.

В программное обеспечение встроено средство Timing Wizard, управля­ющее процессом размещения и трассировки с учетом требований к време­нам распространения сигналов. При вводе проекта пользователь задает эту информацию в виде временных ограничений для определенных цепей. Процедуры анализа временных параметров связей анализируют эти, за­данные пользователем, требования и пытаются удовлетворить им.

Временные требования вводятся в схему в виде непосредственных си­стемных ограничений, таких, как минимально допустимая частота синхро­низации, или максимально допустимая задержка между двумя регистрами. При таком подходе результирующее быстродействие системы с учетом суммарной протяженности путей автоматически подгоняется под требова­ния пользователя. Таким образом, задание временных ограничений для от­дельных цепей становится не нужным.

5.2. Верификация проекта

В дополнение к обычному программному моделированию FPGA, поль­зователь может использовать метод непосредственной отладки реальных цепей. Благодаря неограниченному количеству циклов перепрограммиро­вания кристаллов FPGA, работоспособность проектов можно проверить в реальном масштабе времени, вместо того чтобы использовать большой на­бор тестовых векторов, необходимых при программном моделировании.

Система проектирования устройств Virtex поддерживает и программное моделирование и метод отладки непосредственно аппаратных цепей. Для выполнения моделирования система извлекает временную информацию, полученную после размещения из базы данных проекта, и вводит ее в сете­вой :перечень. Пользователь может и сам проверить критичные по времени части проекта, используя статический временной анализатор TRACE.

Для непосредственной отладки цепей к системе проектирования по­ставляется кабель для загрузки конфигурационных данных и обратного считывания данных из микросхемы. Этот кабель соединяет персональный компьютер или рабочую станцию с микросхемой FPGA, установленной в законченное устройство. После загрузки проекта в FPGA, пользователь может выполнить один шаг изменения логического состояния схемы, за­тем выполнить обратное считывание состояния триггеров в компьютер и проанализировать правильность работы схемы. Простейшие модификации проекта при этом можно осуществлять в считанные минуты.

Страницы: 1, 2, 3, 4, 5, 6, 7, 8, 9



Реклама
В соцсетях
рефераты скачать рефераты скачать рефераты скачать рефераты скачать рефераты скачать рефераты скачать рефераты скачать