Ланцюг складається з DC / SFQ конвертер, JTL, компаратор, L / R інтегратора і вихідних каскадів, що складалися з 10 вузлів. Коректної роботи модулятора було підтверджено на постійному струмі 34 К. лінійності модулятора, і досліджено шляхом вимірювання гармонійних спотворень 19,5 кГц синусоїдального сигналу, а мінімальну роздільну здатність 5 біт може бути оцінена записаного спектру.
Така точність обмежена шумом підсилювача. Коректна робота струмової петлі зворотного зв'язку продемонстрована шляхом розрізання зворотної індуктивності.
2.4.6 Колектор
Всі описані вище схеми елементів, що складалися з великих схем RSFQ або AD перетворювачів, за винятком осцилятора кільця і дільників напруги, які були реалізовані для дослідження операцій з частотами схеми SFQ. Ці самі схеми, не можуть бути поставлені на застосування. Колекторна схема складається з п'яти рамп краю переходів з накопичуючою горизонтальною площиною і спирається на операції SFQ. Зміна інтерфейсу переходів та верхнього шару грунту площини (HUG структури) застосовані в процесі виготовлення. На рис.23 показана схема дизайну колекторного ланцюга. SFQ імпульс струму Ip породжується JJ1 і JJ2 в момент зростання струму Іtr, і цей імпульс відправляється JJ3, де він з'єднується з сигналу струму (T) і зворотнім зв'язком поточного Iƒ, який в даний момент визначається генератором Ip. Коли сума перевищує три ступені порогового значення, SFQ зберігається в надпровідниковому контурі, який містить JJ3 і L3. Потім, збережена SFQ викликає вихідну напругу при зчитування SQUID, який складається з JJ4 і JJ5. У кінці кожного циклу вибірки, що зберігається SFQ в контурі скидання використовуються негативні скидання струмів Ir.
Рис.23 Схема підключення колектора HTS.
Значення (IS), яке визначається як мінімальний , необхідне для зберігання SFQ в цьому циклі для Is, яке може бути визначене, повторивши зазначені вище операції зі значеннями різних . Порівняння (IS) з, яка є для IS =0, ми можемо отримати Is (t) значення. Сигналу вимірюється за допомогою виявлення Is (t), значення для різних генераторів Ip.
Рис.24 показує зразок чіпа для вимірювання високих частот роздільною здатністю. Чіп є відносно невеликим (2,5 мм квадратних), так що високошвидкісних ліній струму на підтримку STO (який має величезний діелектричної проникності) не вистачає. Сигнал струму заміряти цей зразок генерується сигнал входу по струму на Істр на чіпі Джозефсона сигналу генератора (СГ) і поширюється на зразок через 4 - му масштабі, 400 - м в довжину лінії без YBCO підходящу опору.
Рис.25 показаний один з результатів з 1-пс час затримки між кожною точкою відбору проб. Падіння структури близько 160 пс на рис.25a був переоцінюються в деталях і показано на рис.25b. На рис.25b, максимальна диференціальних час вимірюється сигнал в 12 /пс, який впав 60 з 5-пс проміжок часу з 2,5µA - чутливістю по струму.
Семплер HTS здатний вимірювати струм сигналів безпосередньо з піко- і мікроампер резолюцій. Напівпровідникових проб і електрооптичних (НЗ), семплери, добре відомі для характеристики тимчасової форми високошвидкісних електричних сигналів. Тим не менше, напівпровідникові пробовідбірники виміру напруги і E-O пробовідбірники дотримуватися електричного поля. Для вимірювання струму використанням цих проб, електричного імпедансу виміряних частин повинен бути відомий. Як робочої частоти великих напівпровідник ГГц вимірювання.
Рис.24. Крупним планом оптичні HTS семплери чіпа. Семплер схеми в центрі і нижче семплер на генератор джозефсонівського сигналу.
Збільшується з точки зору проектування схеми та електромагнітної сумісності (EMC) технології. Однак через опір проводки в LSI тестованого, як правило, невідомі з-за своєї складної шаруватої структури і ще через струм, що протікає через проводку не може бути виміряна за допомогою напівпровідникових або EO пробовідбірників. Семплер HTS здатний спостерігати ток БІС з високою роздільною здатністю. Ми очікуємо, що HTS семплер дуже корисні для вивчення деяких перехідних явищ, перехресних перешкод і EMC в високошвидкісних БІС.
2.4.7 Затримка лінії пам’яті
Хатторі і інші розробила пам’яті HTS на лініях затримки для асинхронного режиму передачі (ATM) системи комутації (74). Ця пам'ять сама по собі не цифрова схема, вона має цікаві застосування цифрових пристроїв ВТНП. Це пристрої з високошвидкісними напівпровідниковими перемикачами.
Рис. 25. Поточні сигнали вимірювання HTS проб: (А) сигналу вимірюється від 0 до 600 пс і (б) оцінка сигналу між 130 пс і 200 пс.
Швидке зростання трафіку в області телекомунікацій призвела до необхідності швидких систем комутацій. Межа частоти даної системи визначається за максимальною тактовою частотою звичайного напівпровідникового пристрою пам'яті. Тому, що максимальна частота цих зареєстрованих файлів обмежена за поширенням затримка між кожною стадією реєстрації. Оскільки надпровідних ліній затримки пам'яті дозволяє уникнути цього обмеження використання аналогової затримки задається надпровідною лінією затримки, ця пам'ять повинна бути використана у високій швидкості банкомату буферної пам'яті.
Рис. 26. Конфігурація лінії затримки пам’яті. Ця пам’ять складається з надпровідної лінії затримки і 2*2 координатний комутатор.
Конфігурація повторної лінії затримки пам'яті показано на рис.26. Пам'ять рециркуляції зберігання петлі для фіксованої довжини пакетної передачі даних і складається з надпровідної лінії затримки і напівпровідникового 2*2 координатного комутатора. Ця затримка дає лінію введення даних фіксованого затримкою, відповідає його довжині. Координатний дозволяє перехресне або паралельне з'єднання між двома вхідними портами і двома портами виводу. Лінії затримки зворотнього зв'язку з вихідним портом до його вхідних портів і форми зберігання циклу. Це цикл має тривалість, яка відповідає фіксованій довжині пакетної передачі даних. Оскільки сигнали в лінії затримки не можуть бути посилені і реорганізовані, затухання та спотворення в лінії затримки повинні бути дуже низькими, незважаючи на високі частоти і довгострокові затримки. Це неможливо для плоскої лінії електропередачі із звичайного, з-за її поверхневого опору. Ось чому надпровідні лінії затримки використовували.
Компланарна затримка YBCO лінії 10м в ширину і 37см в довжину було сфабриковано. Ця лінія затримки була близько 2,8нс і були використані, поряд з комерційно доступними напівпровідникові інтегральні схеми, щоб зробити надпровідними пам’яті затримки на лініях. Як показано на рис.27, ця пам’ять працювала як 32-бітний буфер зберігання при тактовій частоті 10 ГГц при 46 K, яка у кілька разів швидше, ніж напівпровідникові реєстраційні файли. Цей результат показує, що надпровідні лінії затримки пам’яті є потужним кандидатом для високошвидкісних ATM зберігання буфера камери.
Рис.27 32-бітна ГГц буферизації експлуатація лінії затримки Пам’ять: (а) небуферизована пам’ять та (б) операції з буферизацією пакетів тривалістю (32 годин) і буферизація під час операції подвійної довжини пакета тривалістю (64годин).
Висновки
Інтегра́льна мікросхе́ма (рос. <http://uk.wikipedia.org/wiki/%D0%A0%D0%BE%D1%81%D1%96%D0%B9%D1%81%D1%8C%D0%BA%D0%B0_%D0%BC%D0%BE%D0%B2%D0%B0> інтегральна микросхема, англ. <http://uk.wikipedia.org/wiki/%D0%90%D0%BD%D0%B3%D0%BB%D1%96%D0%B9%D1%81%D1%8C%D0%BA%D0%B0_%D0%BC%D0%BE%D0%B2%D0%B0> integrated circuit, IC; нім. <http://uk.wikipedia.org/wiki/%D0%9D%D1%96%D0%BC%D0%B5%D1%86%D1%8C%D0%BA%D0%B0_%D0%BC%D0%BE%D0%B2%D0%B0> integral Mikroschema n) - мініатюрний мікроелектронний виріб, елементи якого нерозривно пов'язані конструктивно, технологічно та електрично. Виконує визначені функції перетворення і має високу щільність упаковки електрично з'єднаних між собою елементів і компонентів, які є одним цілим з точки зору вимог до випробувань та експлуатації.
Топографія інтегральної мікросхеми (ТІМС, англ. Semiconductor intellectual property core <http://en.wikipedia.org/wiki/Semiconductor_intellectual_property_core>, IP Core або Intellectual Property Rights on Integrated Circuit) - мікроелектронний виріб кінцевої або проміжної форми, призначений для виконання функцій електронної схеми, елементи і з'єднання якого неподільно сформовані в об'ємі або на поверхні матеріалу, що становить основу такого виробу, незалежно від способу його виготовлення.
ТІМС є комплексним описом структури, функцій та взаємозв'язків компонентів архітектури електронної мікросхеми. Права на використання такої архітектури є інтелектуальною власністю певної особи. У минулому запропоновані наступні назви мікросхем у залежності від ступеня інтеграції (у дужках кількість елементів для цифрових схем):
МІС - мала інтегральна схема (до 100 елементів у кристалі);
СІС - середня інтегральна схема (до 1 000);
ВІС - велика інтегральна схема (до 10 000);
ЗВІС - зверхвелика інтегральна схема (до 1 мільйона);
УВІС - ультравелика інтегральна схема (до 1 мільярда);
ГВІС - гігавеликі (більш 1 мільярда).
В даний час назва ГВІС практично не використовується (наприклад, останні версії процесорів Pentium 4 містять поки кілька сотень мільйонів транзисторів), і всі схеми з числом елементів, що перевищують 10 000, відносять до класу ЗВІС, вважаючи УВІС його підкласом.
Технологія виготовлення.
Напівпровідникова мікросхема - всі елементи і міжелементне з'єднання виконані на одному напівпровідниковому кристалі (наприклад, кремнію, германія, арсеніду галію).
Плівкова мікросхема - всі елементи і міжелементне з'єднання виконані у виді плівок:
товстоплівкова інтегральна схема;
тонкоплівкова інтегральна схема.
Гібридна мікросхема - крім напівпровідникового кристалу містить трохи безкорпусних діодів, транзисторів і інших електронних компонентів, поміщених в один корпус.
Основним елементом аналогових мікросхем є транзистори (біполярні чи польові). Різниця в технології виготовлення транзисторів істотно впливає на характеристики мікросхем. Тому нерідко в описі мікросхеми вказують технологію виготовлення, щоб підкреслити тим самим загальну характеристику властивостей і можливостей мікросхеми. У сучасних технологіях поєднують технології біполярних і польових транзисторів, щоб домогтися поліпшення характеристик мікросхем.
Інтегральна мікросхема може володіти закінченим, як завгодно складним, функціоналом - аж до цілого мікрокомп'ютера (однокристальний мікрокомп'ютер).
Аналогові схеми.
Операційні підсилювачі;
Генератори сигналів;
Фільтри (у тому числі на пьєзоефекті);
Аналогові помножувачі;
Стабілізатори джерел живлення;
Мікросхеми керування імпульсних блоків живлення;
Перетворювачі сигналів;
Цифрові схеми
Логічні елементи;
Тригери;
Регістри;
Буферні перетворювачі;
Модулі пам'яті;
Мікроконтролери;
(Мікро) процесори (у тому числі ЦПУ в комп'ютері);
Однокристальні мікрокомп'ютери;
Список використана література
1. W Anacker. Josephson computer technology: An IBM research project. IBM J Res Dev 24: 107-252, 1980.
2. H Kroger. Josephson devices and technology. In: Japanese Assessment. Park Ridge, NJ: Noyes Data Corporation, 1986, pp 250-306.
3. S Nagasawa, H Numata, Y Hashimoto, S Tahara. High-frequency clock operation of Josephson 256-word _ 16-bit RAMs. IEEE Trans Appl Supercond As-9: 3708-3713, 1999.
4. S Yorozu, Y Hashimoto, H Numata, M Koike, M Tanaka, S Tahara. Full operation of a three-node pipeline-ring switching chip for a superconducting network system. IEEE Trans Appl Supercond As-9: 3590-3593, 1999.
5. K Nakajima, Y Onodera. Logic gate of Josephson network. J Appl Phys 47: 1620-1627, 1976.
6. KK Likharev, VK Semenov. RSFQ logic/memory family: A new Josephson-junction technology for sub-terahertz-clock-frequency digital systems. IEEE Trans Appl Supercond As-1: 3-28, 1991.
7. VK Semenov, YA Polyakov, D Schneider. Implementation of oversampling analogto-digital converter based on RSFQ logic. Extended Abstracts of the 6th International Superconductive Electronics Conference, Berlin, Germany, H. Koch and S. Knappe, PTB, June 25-28, 1997, Vol.1, pp 41-43.
8. WC Stewart. Current-voltage characteristics of superconducting tunnel junctions. Appl Phys Lett 12: 277-280, 1968.
9. DE McCumber. Effects of ac impedance on dc voltage-current characteristics of superconductor weak-link junctions. J Appl Phys 39: 3113-3118, 1968.
10. M Gurvitch, MA Washington, HA Huggins. High-quality refractory Josephson tunnel junctions utilizing thin aluminum layers. Appl Phys Lett 42: 472-474, 1983.
11. H Numata, M Tanaka, Y Kitagawa, S Tahara. Investigation of SFQ integrated circuits using Nb fabrication process. Extended Abstracts of the 7th International Superconductive Electronics Conference, Berkeley, USA, T Van Duzer, June 21-25, 1999, pp 272-274.
